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HIGH-SPEED
32K x 16 DUAL-PORT
STATIC RAM
IDT7027S/L
True Dual-Ported memory cells which allow simultaneous
Features
◆
access of the same memory location
◆
IDT7027 easily expands data bus width to 32 bits or more
using the Master/Slave select when cascading more than
◆
◆
◆
◆
High-speed access
– Commercial: 15/20/25/35/55ns (max.)
– Industrial: 20/25ns (max.)
Low-power operation
– IDT7027S
Active: 750mW (typ.)
Standby: 5mW (typ.)
– IDT7027L
Active: 750mW (typ.)
Standby: 1mW (typ.)
Separate upper-byte and lower-byte control for bus
matching capability.
Dual chip enables allow for depth expansion without
◆
◆
◆
◆
◆
◆
◆
◆
one device
M/ S = V IH for BUSY output flag on Master,
M/ S = V IL for BUSY input on Slave
Busy and Interrupt Flags
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 5V (±10%) power supply
Available in 100-pin Thin Quad Flatpack (TQFP) and 108-pin
Ceramic Pin Grid Array (PGA)
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
external logic
Functional Block Diagram
R/ W L
UB L
CE 0L
CE 1L
OE L
LB L
I/O 8-15L
I/O
I/O
R/ W R
UB R
CE 0R
CE 1R
OE R
LB R
I/O 8-15R
BUSY R
I/O 0-7L
BUSY L
Control
Control
I/O 0-7R
(1,2)
.
A 14L
A 0L
Address
Decoder
32Kx16
MEMORY
ARRAY
7027
Address
Decoder
A 14R
A 0R
A 14L
A 14R
SEM L
A 0L
CE 0L
CE 1L
OE L
R/ W L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
A 0R
CE 0R
CE 1R
OE R
R/ W R
SEM R
INT L
(2)
M/ S
(2)
INT R
(2)
NOTES:
1. BUSY is an input as a Slave (M/ S =V IL ) and an output as a Master (M/ S =V IH ).
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).
1
?2009 Integrated Device Technology, Inc.
3199 drw 01
JANUARY 2009
DSC 3199/9
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